SISLAB Junior gồm các thành viên: Nguyễn Tùng Bách, Hồ Thiên Duy, sinh viên năm 4, Trường ĐH Công nghệ, ĐHQGHN và sinh viên Trần Tuấn Phong đến từ Trường ĐH Phenikaa với sự hướng dẫn của TS. Bùi Duy Hiếu - Trưởng phòng thí nghiệm AIoT và GS. Trần Xuân Tú, Viện trưởng Viện Công nghệ Thông tin.

SISLAB Junior cùng với khoảng hơn 10 đội khác có mặt trong vòng chung kết, được tài trợ tham dự trình bày báo cáo tại hội nghị chung kết được tổ chức tại Okinawa, Nhật Bản vào ngày 7/3/2025. Các đội cùng có cơ hội nhận thêm các giải thưởng của Hiệp hội Điện tử, Công nghệ Thông tin và Truyền thông Nhật Bản và các nhà tài trợ.

Thiết kế vi mạch LSI Design Contest là cuộc thi thiết kế chip bán dẫn lâu đời nhất được tổ chức tại Nhật Bản và đã phát triển thành sự kiện quốc tế với sự tham gia ngày càng đông đảo của các trường đại học công nghệ kỹ thuật tại Nhật Bản, Hàn Quốc và các quốc gia khu vực Đông Nam Á. Cuộc thi thu hút hơn 100 đội đăng ký tham gia dự thi hằng năm.

Chủ đề cuộc thi LSI Design Contest 2025 tập trung vào việc thiết kế và thực thi phần cứng "Variational Autoencoder" (VAE) – một mô hình mạng nơ-ron sâu được sử dụng để học biểu diễn của dữ liệu theo cách có thể sinh dữ liệu mới tương tự dữ liệu huấn luyện. Theo đó, các đội tham gia dự thi phải đề xuất và thực thi được thiết kế của mình trên phần cứng (ASIC/FPGA) theo các yêu cầu khắt khe của ban tổ chức cuộc thi và trình diễn kết quả ứng dụng cho bài toán xử lý ảnh. Thời gian thực hiện dự án 3 tháng (từ tháng 11/2024 đến hết tháng 1/2025).

Chia sẻ về đề tài triển khai cho cuộc thi, Trưởng nhóm SISLAB Junior cho biết: Nhóm đã đề xuất thiết kế và triển khai Bộ tự mã hóa biến phân (Variational Autoencoder - VAE) để phát hiện bất thường (cụ thể là bất thường trên bề mặt hạt dẻ). Nhóm đã tập trung vào đồng thiết kế phần cứng - phần mềm nhằm tối ưu hóa hiệu suất và sử dụng tài nguyên. Để làm được điều đó trong khoảng thời gian ngắn, nhóm sử dụng tổng hợp phần cứng mức cao (High-Level Synthesis - HLS) để tăng tốc quá trình phát triển, cho phép ánh xạ hiệu quả các phép tính học sâu phức tạp lên phần cứng FPGA.

Cụ thể, dự án của nhóm được triển khai trên kit FPGA Pynq-Z2, đảm bảo cân bằng giữa hiệu suất và hiệu quả năng lượng cho phát hiện bất thường thời gian thực. Những đóng góp chính của nhóm bao gồm: (1) Giảm số lượng tham số, giúp mô hình có kích thước nhỏ hơn 10 lần so với phiên bản gốc; (2) Thực thi tính toán theo dấu phẩy tĩnh (fixed-point computation) để tăng tốc độ, hiệu năng xử lý của hệ thống.

Ngoài ra, nhóm cũng nghiên cứu tích hợp với các mô hình trí tuệ nhân tạo (AI) như ResNet để xây dựng một hệ thống phát hiện bất thường mạnh mẽ hơn. Mục tiêu cuối cùng là đạt được khả năng xử lý thời gian thực trên các nền tảng công nghệ FPGA chi phí thấp, giúp mở rộng khả năng ứng dụng của AI trong phát hiện bất thường một cách hiệu quả và dễ tiếp cận hơn.

Giáo Sư Trần Xuân Tú, Viện trưởng Viện Công nghệ Thông tin ĐHQGHN là giáo viên hướng dẫn nhóm trong suốt thời gian nhóm thực hiện. 

Với thời gian thực hiện trong vòng 3 tháng, nhóm đã phải phân chia công việc, triển khai nghiên cứu lý thuyết và thực nghiệm ngày đêm để có thể kịp hoàn thành dự án, gửi báo cáo tới Ban tổ chức. Hạn nộp báo cáo năm nay là ngày 31/1/2025 (đúng vào ngày Mùng 3 Tết Nguyên đán). Đây cũng là một thách thức lớn cho các đội thi đến từ Việt Nam vì vướng vào kỳ nghỉ khá dài. Nhóm nghiên cứu đã phải làm việc không ngừng nghỉ trong những ngày Tết. Kết quả ban đầu này cũng là sự động viên khích lệ xứng đáng, bù lại những hôm làm việc xuyên Tết của nhóm – Giáo sư Trần Xuân Tú, giáo viên hướng dẫn nhóm chia sẻ thêm.

Mô hình hệ thống đề xuất.

Kết quả của mô hình khi sử sụng các tham số biểu diễn theo dấu phẩy tĩnh.